베이징대, EDA 시제품 공개…화웨이 반도체 자립 ‘핵심 퍼즐’

베이징대가 화웨이 로직폴딩 전략에 맞춘 3차원 EDA 시제품을 공개했다. [사진: 셔터스톡]

[디지털투데이 AI리포터] 베이징대가 화웨이의 차세대 반도체 설계 전략에 맞춘 3차원 전자설계자동화(EDA) 시제품을 공개했다.

27일(이하 현지시간) 홍콩 사우스차이나모닝포스트에 따르면, 해당 도구는 화웨이가 26일 공개한 '로직폴딩' 아키텍처와 호환되며, 미국 주도의 대중 수출 규제 속에서 중국의 첨단 칩 자립 시도를 뒷받침하는 기술로 제시됐다.

EDA는 반도체 생산 이전에 회로를 설계하고 검증하는 핵심 소프트웨어다. 글로벌 시장은 시높시스(Synopsys)와 케이던스 디자인 시스템즈(CDNS) 등 서방 기업이 주도해 왔다. 이러한 구조로 인해 중국은 자국산 대체 기술 확보를 주요 과제로 추진해 왔다.

베이징대 집적회로대학은 이번 도구를 기존 2차원 기반 설계 방식과 구별되는 '진정한 3차원' 접근이라고 설명했다. 기존 EDA가 각 층을 개별적으로 설계한 뒤 적층하는 방식이라면, 이번 시제품은 다층 칩 전체를 하나의 구조로 보고 설계 단계에서 수직 적층 전체를 동시에 최적화하는 방식이다.

이 도구가 주목받는 이유는 화웨이의 반도체 개발 전략 변화와 맞닿아 있기 때문이다. 반도체 업계는 오랫동안 트랜지스터를 더 작게 만들어 웨이퍼에 더 많이 집적하는 방식으로 성능을 높여 왔다. 그러나 미국의 수출 규제로 중국이 첨단 노광장비 확보에 제약을 받으면서, 화웨이는 미세공정 축소 대신 칩 내부 신호 전달 속도를 높이는 방향으로 전략을 전환했다.

화웨이는 이 전략을 '타우 스케일링 법칙'이라고 부르고 있다. 저항을 낮추고 내부 배선을 더 촘촘하게 설계해 전기 신호 전달 속도를 개선하겠다는 구상이다. 다만 이러한 구조를 실제 설계에 반영하기 위해서는 기존 도구와 다른 새로운 EDA 소프트웨어가 필요하다. 베이징대 시제품은 이 지점을 겨냥한 기술이다.

대학 측은 개방형 산업 설계를 활용한 초기 시험에서 3차원 EDA 방식이 칩 내부 전체 배선 길이를 약 30% 줄였다고 밝혔다. 또한 기존 설계 소프트웨어 대비 성능과 발열 관리 측면에서도 개선 효과가 확인됐다고 설명했다. 화웨이가 2031년까지 서방 칩 설계 도구에 의존하지 않고 1.4나노미터급 성능에 준하는 칩 생산을 목표로 하는 상황에서, 설계 단계 병목을 줄일 수 있는 기반으로 평가된다.

다만 대량 생산까지는 해결해야 할 과제가 남아 있다. 화웨이는 로직폴딩 구조를 실제 양산 체계로 연결하기 위해 공급망 전반에서 추가적인 기술적 해법이 필요하다고 보고 있다. 허팅보 화웨이 과학자위원회 주석 겸 반도체 사업부 사장은 26일 브리핑에서 향후 10년을 전망하며 "어떤 한 회사도 이 과제를 단독으로 해결할 수 없다"라고 말했다.

중국의 EDA 산업은 여전히 성능과 시장 지배력 측면에서 글로벌 선도 기업 대비 열세에 있다. 미국은 한때 대중 EDA 판매를 제한했다가 지난해 7월 이를 철회한 바 있다. 그럼에도 중국은 반도체 공급망 전반의 자립도를 높이기 위한 투자를 지속하고 있다.

이러한 흐름 속에서 베이징대의 EDA 시제품은 단순한 설계 도구 공개를 넘어, 화웨이의 새로운 아키텍처를 실제 칩 개발 체계로 연결하는 초기 기반으로 의미를 가진다. 향후 관전 포인트는 해당 도구가 연구용 시제품 단계를 넘어 양산 설계에 필요한 안정성과 적용 범위를 확보할 수 있는지 여부다.