TSMC, 2029년 차세대 공정 로드맵 공개…A12·A13·N2U 전면 배치

TSMC는 2029년까지 공정 축소와 시스템 집적을 동시에 끌어가는 방향을 분명히 했다. [사진: TSMC]

[디지털투데이 홍진주 기자] 세계 최대 파운드리 대만 TSMC가 2029년까지의 반도체 공정 로드맵을 공개하며 차세대 공정 A13, A12, N2U를 새롭게 제시했다. 미세화 경쟁을 넘어 패키징과 시스템 확장까지 포함한 전략 전환이 핵심이다.

23일(현지시간) 온라인 매체 기가진에 따르면, TSMC는 기존 계획을 일부 조정하고 새로운 공정 라인업을 공개했다. 당초 2026년 양산이 예상됐던 A16 공정은 주요 고객 제품 일정에 맞춰 2027년으로 연기됐다.

이번 로드맵의 중심은 A13이다. A13은 기존 A14의 축소판으로, 칩 면적을 약 6% 줄이면서도 설계 규칙은 유지해 고객이 큰 재설계 없이 이전할 수 있도록 했다. 양산 시점은 2029년으로 예정됐다. TSMC는 설계·제조 협업 최적화를 통해 성능과 전력 효율 개선도 병행한다는 방침이다.

AI와 고성능 컴퓨팅(HPC)을 겨냥한 A12도 함께 발표됐다. A12는 후면 전력 공급 기술을 적용한 강화형 공정으로, 데이터센터용 고성능 칩 수요에 대응하는 것이 목표다. 향후 AI 인프라 시장에서는 A16과 A12가 핵심 축을 형성할 것으로 예상된다.

2나노 계열 확장 공정인 N2U는 2028년 양산에 들어간다. N2U는 기존 N2P 대비 성능은 3~4% 향상되거나, 동일 성능 기준 전력 소모를 8~10% 줄일 수 있다. 설계 자산 호환성을 유지해 고객의 전환 비용을 낮추는 전략이 반영됐다.

이번 발표에서 TSMC는 미세화뿐 아니라 패키징 기술을 핵심 성장 축으로 강조했다. 2.5D 적층 기술 CoWoS는 이미 대형 AI 칩에 적용 중이며, 2028년에는 최대 14레티클 규모로 확장해 대형 연산 다이와 고대역폭 메모리(HBM)를 대규모로 통합할 계획이다. 2029년에는 40레티클급 시스템온웨이퍼(SoW-X) 양산도 예고했다.

3D 적층 기술도 진화한다. 'A14-to-A14 SoIC'는 기존 대비 칩 간 입출력 밀도를 약 1.8배 높이는 것이 목표다. 데이터센터 AI 가속용 차세대 광학 기술인 'COUPE on substrate'는 2026년 양산에 들어갈 예정이다. TSMC는 이 기술이 기판 위 탈착형 광학 모듈과 비교해 전력 효율을 2배 높이고 지연은 10분의 1로 줄인다고 강조했다.

차량용과 로보틱스용 공정도 병행한다. TSMC는 나노시트 트랜지스터 기반 차량용 공정 N2A를 발표했으며, 2028년 인증 완료를 목표로 한다. N2A는 N3A보다 같은 전력에서 15~20% 빠른 성능을 목표로 하면서 자동차용 신뢰성 기준을 충족하는 데 초점을 맞췄다.

디스플레이 구동용 공정 N16HV도 새로 공개됐다. 이 공정은 고전압 기술을 핀펫 세대로 확장한 것으로, N28HV 대비 게이트 밀도는 41% 높이고 전력 소모는 35% 줄일 수 있다고 제시됐다. 근시용 디스플레이에서는 다이 면적을 40% 줄이고 전력도 20% 이상 절감할 수 있어 스마트글래스 같은 제품의 사용성 개선에 연결될 수 있다.

TSMC의 이번 로드맵은 고객군에 따라 공정 전략을 차별화한 점이 특징이다. 설계 호환성과 전환 용이성을 강조한 A13·N2U와, 전력 구조 및 패키징 혁신을 앞세운 A12·CoWoS 확장을 병행하면서, 경쟁 축을 단순 미세화에서 시스템 수준으로 확장하겠다는 방향을 명확히 했다.

업계에서는 AI 시대 반도체 경쟁이 공정 미세화뿐 아니라 패키징, 전력 효율, 대규모 통합 능력으로 이동하고 있다는 점을 보여주는 사례로 평가하고 있다.