AMD “차세대 에픽, TSMC 2nm급 N2 공정 첫 HPC용 프로세서 된다”
||2025.04.15
AMD는 14일(현지시각), 2026년 선보일 예정인 차세대 ‘에픽(EPYC)’ 프로세서인 코드명 ‘베니스(Venice)’가 TSMC의 2나노미터(nm)급 ‘N2’ 공정을 사용할 것이라 발표했다. 이 제품은 고성능 컴퓨팅(HPC)을 위한 프로세서에서는 처음으로 N2 공정을 사용할 것으로 알려졌다.
코드명 ‘베니스(Venice)’로 알려진 AMD의 차세대 에픽 프로세서는 2024년 처음 로드맵 상에 등장했고 2026년 선보일 예정으로 알려졌다. 차세대 ‘젠 6(Zen 6)’ 아키텍처를 사용할 예정이며 이번 발표로 TSMC의 N2 공정을 사용하는 것이 공식화됐다. 새로운 플랫폼과 함께 차세대 PCIe 인터페이스와 더 넓은 메모리 채널 구성을 제공할 것으로 기대된다.
TSMC의 N2 공정은 TSMC 공정에서는 처음으로 GAA(Gate-all-around) 나노시트 트랜지스터가 적용될 것으로 알려졌다. 기존의 N3 대비로는 전력소비량은 24~35% 줄일 수 있거나 동급 전압에서 성능을 15% 더 끌어올릴 수 있다. 트랜지스터 밀도도 15% 정도 더 높일 수 있을 것으로 예상된다.
AMD는 TSMC의 애리조나 신규 제조 시설에서 5세대 AMD 에픽 프로세서 제품의 반도체 구현 및 검증을 성공적으로 완료했다고 발표했다. 이를 통해 AMD의 최신 에픽 프로세서도 이제 미국에서 생산 가능하게 됐다. 현재 5세대 에픽 프로세서는 ‘젠 5’ 아키텍처와 TSMC의 N4X 공정을 기반으로 만들어지는 코드명 ‘튜린(Turin)’, ‘젠 5c’ 아키텍처와 TSMC의 N3E 공정을 기반으로 하는 ‘튜린 덴스(Turin Dence)’가 있다.
C.C. 웨이(C.C. Wei) TSMC CEO는 “AMD가 TSMC의 첨단 N2 공정과 애리조나 팹의 HPC 부문 주요 고객이 된 것을 매우 자랑스럽게 생각한다. 양사의 협업은 고성능 반도체의 성능, 전력 효율, 수율 향상을 이끌고 있다”고 말했다.
리사 수(Lisa Su) AMD CEO는 “TSMC의 연구개발 및 제조 팀과의 협업을 통해 AMD는 고성능 컴퓨팅의 한계를 뛰어넘는 선도적인 제품을 지속적으로 공급해 왔다”며 “AMD가 이번에 TSMC N2 공정과 애리조나 팹 21의 주요 HPC 고객이 된 것은 TSMC와 강력한 파트너십을 유지하고 있다는 점을 증명한다”고 말했다.
권용만 기자
yongman.kwon@chosunbiz.com
